时序之同组同层设计

 时序之同组同层设计

对于时序中的同一组走线，一般需要同组同层设计，特别是速度较高总线结构。 

同组同层要求及优势： 

1)  所有走线必须在同一层同等走线(同一层的长度接近)，绕线在同一层，不存在不同层绕线的情况，如表层。 

2)  同一组走线走在一起，不允许其它网络穿插。 

3)  同组同层走线保证了整个走线环境的一致性，即同一时序中的每一根线受到的温度、干扰、介质变动的影响都是一致的，最终到达接收端的时间延时更加一致。 

4)  如果在其它层绕线，将会打乱整个走线环境的一致性。例如其中的两根线在表层绕线，其它走线在内层绕线，由于表层走线每1000mil 要比内层快100mil，所以在表层绕1000mil 走线和内层等长的情况下，实际比内层短路100mil 电气延时。表层和内层走线等长实际要按1.1:1换算。 

5)  同层走线可以避免过孔长度不一致引入的时序误差。 

6)  不穿插走线可以减小串扰带来的影响。 

7)  目前我们要去同组走线的常见信号：DDR1/2/3 Data-DQS总线。对于PCI, SDRAM, DDR1/2/3 Address/Command/Control信号线，以及高速SERDES信号并不要求同组同层(如果能做到更好)。其它速度较高的总线也有此要求，视情况而定。