Инструкция по проектированию и монтажу печатной платы

2020-05-28 10:56:33 fandoukeji

1. Общие инструкции


1. Характеристическое сопротивление


 Печатная микрополосковая линия (поверхностный слой), Z = 65Ω ± 10%;


 Печатная полоска (внутренний слой), Z = 50 Ом ± 10%, дифференциальное сопротивление несимметричного синхроимпульса на землю 50 Ом, дифференциальное сопротивление 100 Ом.


2. Рекомендация по ширине линии: ширина сигнальной линии = 6 мил, для некоторых линий со сложной проводкой - 4,5 мил, ширина линии электропередачи / заземления - 15 или 30 мил, в зависимости от ситуации.


3. Предложение по ламинированию: Вы можете обратиться к ламинированию эталонного дизайна CS1999, толщина платы составляет 2,4 +/- 0,2 мм, а рекомендуемое количество слоев - не более 16-18 слоев.


4. Переходные отверстия для микросхем BGA: попробуйте оставить переходы для неиспользуемых контактов, пока они влияют на маршрутизацию.


 Во-вторых, сила и земля


1. Основными видами электропитания являются:


 P48V / N48V, 5В (40А), 2В5 (22А), 1В2 (60А), 1В8 (10А), 3В3


(10A) и 5V2N (3A), VDDQ, VTT и VREF, это цифровые источники питания


 3V3A, VCCTX_1 / 2, 1V2A_1 / 2: это аналоговые источники питания, выводимые модулем линейного питания


2. Для 5 В (40 А), 2 В 5 (22 А), 1 В 2 (60 А), 1 В 8 (10 А), 3 В 3 (10 А), в зависимости от текущего размера, пропускная способность сквозного тока должна учитываться при подключении выходного PIN-кода модуля источника питания к разделенному слою источника питания, рекомендуется Добавьте соответствующие плоскости заполнения для нескольких сигнальных слоев вокруг соответствующего PIN-кода, а затем используйте несколько переходов для соединения слоев, чтобы подвести ток к соответствующему слою питания.


3. Существуют различные аналоговые источники питания для CS1999, FPGA и оптических модулей. Эти источники питания обычно обеспечиваются линейным источником питания или после фильтрации через LC. Все аналоговые источники питания необходимо разделить на источники питания. Рекомендуется разделять аналоговые источники питания на уровне сигнала. Слой должен быть сигнальной землей.


 Ниже приведено название блока питания, который необходимо разделить:


1) CS1999 аналоговый источник питания:


STX0_VDD, STX1_VDD, SRX0_VDD, SRX1_VDD, HTX0_VDD, HTX1_VDD, HRX0_VDD


HRX1_VDD, SFI5_VDD_DVR, HTX_VDD_DVR.


 2) ПЛИС


 VCC_PLL_OUT1 / 2/3, VCCA_3V3_1, 2, VCCTX_1 / 2, 1V2A_1 / 2, VCCP_1 / 2


 3) Оптический модуль: после фильтрации LC предусмотрено 5 В, 3 В 3, 1 В 8, 5 В 2N и другие аналоговые источники питания.


4) Другие: все источники питания после индуктивности L


4. Пожалуйста, соблюдайте требования 3A для всех индуктивностей тока 1008PS и 1A для остальных.


5. Уровень земли


 Включая заземление сигнала и заземление шасси.


 Каждый сигнальный слой окружен кольцом заземления шасси, подключенным к соответствующему разъему.


6. Плоскость TAB всех микросхем преобразования мощности LDO (LT1963AEQ, LT1764EQ, LP3883ES) должна быть определена и подключена к соответствующей плоскости во время проводки, площадь медного рассеяния тепла должна быть соответственно увеличена, а задняя сторона также должна быть симметрично увеличена. В этом случае площадь может быть как можно большей), и подключить ее к соответствующему силовому слою или слою заземления через несколько переходных отверстий для облегчения рассеивания тепла. Определение плоскости TAB каждого чипа выглядит следующим образом:


LT1963A / LT1764 / LP3883: TAB = GND (земля)


7. Для CS1999 питания и заземления, пожалуйста, обратитесь к фактическому файлу подключения его оценочной платы.


 3. Разделительные требования


1. Разработка и реализация в соответствии с логической схемой.


 Разъединяющие конденсаторы каждого устройства размещены равномерно, конденсаторы малого значения расположены как можно ближе к выводу блока питания, а большие полярные конденсаторы расположены вокруг чипа.


2. Каждая из двух ПЛИС имеет 5 внешних резисторов 2,00 кОм pin_K7 / T7 / Y4 / AD7 / AK7, соединенных с землей, и проводка должна находиться вдали от других источников помех. Для изоляции этой проводки от других линий можно использовать заземляющее кольцо.


3. Общие требования к соединению для развязки конденсаторов: Проводка емкостной площадки следующая:






4. Описание маршрутизации сигнала


1. Общие требования к дифференциальным сигналам:


Pair Длина дифференциальной пары должна быть строго согласована, а максимальная ошибка <10 мил. Все сигнальные линии должны быть максимально короткими, за исключением требований к длине


Pairs Пары дифференциальных линий должны быть как можно ближе (но для обеспечения полного сопротивления рекомендуется использовать ширину линии 6 мил и расстояние между ними 9/9), расстояние до других дифференциальных пар> 15 мил и расстояние до других недифференциальных сигнальных линий> 30 мил


 Дифференциальные пары идут по одному и тому же слою, уменьшая переходные отверстия и смены слоев (за исключением места, где должен быть подключен согласующий резистор, только переходы между источником и приемником могут изменять слои через переходные отверстия).


 Когда уровень мощности разделен, дифференциальные сигналы, смежные с уровнем мощности, не могут быть направлены через разделение.


 Для клемм с согласующими резисторами, метод подключения согласующего резистора такой же, как показано на рисунке ниже. Выберите один для подключения, а длина проводки также, как показано на рисунке.




 Для последовательных конденсаторов на дифференциальных линиях конденсаторы дифференциальных пар должны быть размещены на одной стороне (как правило, рядом с клеммой), а длина трассы должна совпадать. Когда часы PECL подключены к переменному току, внешнее сопротивление источника подключается следующим образом


 Картина показывает.




2. Тактовый сигнал


Clock дифференциальные часы


 Включите следующие сигналы:


Существует три пары часов по 622M: MSA_RXREFCLK_P / N, MSA_TXREFCLK_P / N и CS1999_REFCLK_P / N.


Есть 8 пар 156M часов: IF_REFCLK1 / 2_P / N, XAUI_REFCLK1 / 2_P / N,


FPGA1 / 2_CORECLK_P / N, CS1999_IL_REFCLK1 / 2_P / N.


 См. Выше для маршрутизации сигнала и соответствия требованиям. Дифференциальные синхросигналы должны быть как можно дальше от других сигнальных линий, особенно параллельных трасс. Каждая пара дифференциальных линий не требует той же длины, что и другие дифференциальные пары, но максимальная длина не должна превышать 15 см.


 Несимметричные часы LVTTL


 Включая следующие сигналы: SRAM_CLK, TCAM_CLK


Для этих сигналов следы должны быть как можно короче, а основное требование составляет <3 см, а самый длинный не должен превышать 5 см. Резистор 25 Ом последовательно должен быть как можно ближе к выводу микросхемы источника (FPGA).




3. Сигнал интерфейса SFI5


 Этот сигнал используется для высокоскоростной передачи данных (3.125G) между оптическим модулем и CS1999, включая прием и отправку двух групп.


1) Попробуйте использовать соответствующий нижний сигнальный слой для сокращения длины линии заглушки, используйте круговую дугу или изгиб 45 °, когда необходимо повернуть след;


2) через правила


 Все переходы удаляют все прокладки на внутреннем слое (остаются только прокладки на соединительном слое)


3) Для получения подробной информации о подключении и параметрах см. Справочный документ по схеме подключения CS1999.


4) Не используйте один и тот же уровень для приема и отправки дифференциальных пар




4. Интерлакен интерфейсные сигналы


 Этот сигнал используется для высокоскоростной передачи данных (3.125G) между CS1999 и FPGA. Как и SFI5, он включает в себя две группы приема и отправки. Сигналы следующие.


См. Требования к маршрутизации сигналов SFI5 для подключения.




5. Сигнал XAUI


 Используется для высокоскоростной передачи сигнала между FPGA и разъемом ZD объединительной платы.


1) Длина провода, подключенного к разъему ZD, составляет менее 5 дюймов (включая сумму проводов на обоих концах последовательного конденсатора).


 Коротко, чтобы уменьшить длину контроля трассировки объединительной платы. Включает следующие 8 групп.


LINE0_XAUI_RXDAT_P / N_ <3..0> - 4-парный набор дифференциальных сигналов 3.125G;

LINE1_XAUI_RXDAT_P / N_ <3..0> - это 4-парный дифференциальный сигнал 3.125G;

LINE0_XAUI_TXDAT_P / N_ <3..0> - 4-парный дифференциальный сигнал 3.125G;

LINE1_XAUI_TXDAT_P / N_ <3..0> - это 4-парный набор дифференциальных сигналов 3.125G;

LINE2_XAUI_RXDAT_P / N_ <3..0> - это 4-парный дифференциальный сигнал 3.125G

LINE3_XAUI_RXDAT_P / N_ <3..0> - это 4-парный дифференциальный сигнал 3.125G;

LINE2_XAUI_TXDAT_P / N_ <3..0> - это 4-парный дифференциальный сигнал 3.125G;

LINE3_XAUI_TXDAT_P / N_ <3..0> - это 4-парный набор дифференциальных сигналов 3.125G;

2) Ошибка равной длины каждой пары дифференциальных линий составляет менее 10 мил, и каждая группа из 4 пар не требует строгой равной длины.


3) См. Требования к маршрутизации сигналов SFI5 для подключения.




6. 700M LVDS сигнал


 Используется для высокоскоростной передачи сигнала между двумя FPGA. Включает следующие четыре группы:


Не используйте один и тот же уровень для приема и передачи дифференциальных пар, обычно требуются другие общие дифференциальные линии.




7. Сигнал HSTL


Сигнал, подключенный между U1 (NL3300) и IC2, составляет около 200 МГц HSTL-1, пожалуйста, соблюдайте общие требования HSTL для подключения.


1) Для двунаправленного сигнала TCAM_DBUS [0:71] и однонаправленных сигналов CAM_CLK и TCAM_IBUS требуется, чтобы согласующие резисторы на 50 Ом были установлены как можно ближе к U1, а длина линии STUB должна быть как можно короче. б) Следы, соответствующие длине ответвления резистора и расстоянию между точкой репликации и выводом U1, должны быть как можно короче.




2) Следующие группы сигналов должны иметь одинаковую длину с ошибкой <100 мил:


TCAM_CLK, TCAM_CLKO, TCAM_IBUS [7: 0], TCAM_DBUS [71: 0], TCAM_HITACK,


 TCAM_VALID, TCAM_RDACK


 3) Фильтрующие конденсаторы VTT CP1 ~ CP10 равномерно распределены вокруг сопротивления согласования клемм.




8. Сигнал Fast Ethernet


1) Ниже приведены пары дифференциальных сигналов, которые соответствуют общим требованиям к разводке дифференциальных сигналов.


100M_RD +/-, 100M_TD +/-, BACK_100M_TD +/-, BACK_100M_RD +/-, 100M_TX +/-,


100M_RX +/-, RJ_100M_TD +/-, RJ_100M_RD +/-.


2) Следующие сигналы не являются дифференциальными сигналами, но требуется каждый набор одинаковой длины:


MII_TX_CLK, MII_TXD <3..0>, MII_TXEN - группа, ошибка <1 см

 MII_RX_CLK, MII_RXD <3..0>, MII_RXEN, MII_RXER, MII_RX_CRS, MII_RX_COL,

Является ли группа, ошибка <1 см




 9. Трассировка сигнала бокового сканирования


a) Направление маршрутизации сигнала TMS: боковое сканирование, гнездо 2X5 FPGA1 (IC3) FPGA2 (IC4)


 б) Направление маршрутизации сигнала TCK такое же, как и у TMS.




10. Сигнал шины управления:


 Включая LOCAL_AD [31: 0], LOCAL_ACK, LOCAL_RW, LOCAL_RDY, LOCAL_STB, LOCAL_ALE


Подключите гирляндную цепь в соответствии с группой автобусов.




11. Другие сигналы шины данных:


 Все другие сигналы групповых шин, которые не упомянуты, требуют, чтобы каждая группа шин не отличалась слишком сильно (поддерживается в том же порядке), а длина была как можно короче.




 Пять, описание индикатора


 Индикаторы, которые должны появиться на панели, включают в себя 3 индикатора питания и состояния системы и 3 индикатора состояния интерфейса 40G.


Относительное положение световых индикаторов на панели показано ниже.


Соответствие между индикатором панели и светодиодом на логической схеме выглядит следующим образом:


Пожалуйста, разместите индикатор в соответствии с вышеуказанным относительным положением и соответствующими отношениями.